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Experimental and Timing Analysis Comparison of FPGA Trivium Implementations and their Vulnerability to Clock Fault Injection

Potestad-Ordonez, FE ; Jimenez-Fernandez, CJ; Valencia-Barrero, M

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Agencia Código de Proyecto
European Regional Development Fund-FEDER-
Spanish Ministry of Economy and CompetitivenessTEC2010-16870; MEC TEC2013-45523-R; CSIC 201550E039; CSIC
Nota: los datos sobre financiación provienen de la WOS
# Autor Afiliación
1Potestad-Ordonez, FE Consejo Superior de Investigaciones Cientificas (CSIC) (Spain)
2Jimenez-Fernandez, CJConsejo Superior de Investigaciones Cientificas (CSIC) (Spain)
3Valencia-Barrero, MConsejo Superior de Investigaciones Cientificas (CSIC) (Spain)