Impact of the RT-level architecture on the power performance of tunnel transistor circuits

Avedillo, María J.; Núñez, Juan 

Tipo: Artículo
Año de Publicación: 2018
Volumen: 46
Número: 3
Páginas: 647 - 655
Acceso abierto: Vía verde
Fuente Nº Citas Fecha Actualización
scopus224-09-2022
wos224-09-2022
Dimensions
PlumX
Altmetric

Año: 2018

Journal Impact Factor (JIF): 1.554

CategoríaEdiciónPosiciónCuartilTercilDecil
ENGINEERING, ELECTRICAL & ELECTRONICSCIE172/265Q3T2D7

Año: 2018

Journal Citation Indicator (JCI): 0,520

CategoríaPosiciónCuartilTercilDecilPercentil
ENGINEERING, ELECTRICAL & ELECTRONIC170/312Q3T2D645,67

Año:

2018

CiteScore:

3.000

CategoríaPosiciónCuartilTercilDecil
Applied Mathematics117/482Q1T1D3
Electrical and Electronic Engineering227/669Q2T2D4
Computer Science Applications242/590Q2T2D5
Electronic, Optical and Magnetic Materials94/227Q2T2D5

SJR año:

2018

Factor de Impacto:

0.331

CategoríaPosiciónCuartilTercilDecil
Electrical and Electronic Engineering279/654Q2T2D5
Computer Science Applications321/565Q3T2D6
Electronic, Optical and Magnetic Materials126/219Q3T2D6
Applied Mathematics295/461Q3T2D7
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Agencia Código de Proyecto
FEDERTEC2013-40670-P
Ministerio de Economia y Competitividad del Gobierno de Espana-
Nota: los datos sobre financiación provienen de la WOS
# Autor Afiliación
1Avedillo, María J.CSIC - Instituto de Microelectronica de Sevilla (IMS-CNM) (Spain)
2Núñez, Juan CSIC - Instituto de Microelectronica de Sevilla (IMS-CNM) (Spain)