Experimental Validation of a Two-Phase Clock Scheme for Fine-Grained Pipelined Circuits Based on Monostable to Bistable Logic Elements

Núñez, Juan ; Avedillo, María J.; Quintana, José M.

Tipo: Artículo
Año de Publicación: 2014
Volumen: 22
Número: 10
Número de artículo: 6731593
Páginas: 2238 - 2242
Acceso abierto: Vía verde
Fuente Nº Citas Fecha Actualización
scopus224-09-2022
wos324-09-2022
Dimensions
PlumX
Altmetric

Año: 2014

Journal Impact Factor (JIF): 1.356

CategoríaEdiciónPosiciónCuartilTercilDecil
COMPUTER SCIENCE, HARDWARE & ARCHITECTURESCIE16/50Q2T1D4
ENGINEERING, ELECTRICAL & ELECTRONICSCIE111/249Q2T2D5

Año: 2017

Journal Citation Indicator (JCI): 0,730

CategoríaPosiciónCuartilTercilDecilPercentil
COMPUTER SCIENCE, HARDWARE & ARCHITECTURE26/57Q2T2D555,26
ENGINEERING, ELECTRICAL & ELECTRONIC128/306Q2T2D558,33

Año:

2014

CiteScore:

3.700

CategoríaPosiciónCuartilTercilDecil
Electrical and Electronic Engineering124/651Q1T1D2
Hardware and Architecture34/140Q1T1D3
Software115/375Q2T1D4

SJR año:

2014

Factor de Impacto:

0.552

CategoríaPosiciónCuartilTercilDecil
Hardware and Architecture36/126Q2T1D3
Electrical and Electronic Engineering189/629Q2T1D4
Software131/328Q2T2D4
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Agencia Código de Proyecto
Ministerio de Economia y Competitividad del Gobierno de Espana through ERDFTEC2010-18937
Nota: los datos sobre financiación provienen de la WOS
# Autor Afiliación
1Núñez, Juan Universidad de Sevilla (Spain)
2Avedillo, María J.Universidad de Sevilla (Spain)
3Quintana, José M.Universidad de Sevilla (Spain)