Experimental Validation of a Two-Phase Clock Scheme for Fine-Grained Pipelined Circuits Based on Monostable to Bistable Logic Elements

Núñez, Juan ; Avedillo, María J.; Quintana, José M.

Tipo: Artículo
Año de Publicación: 2014
Volumen: 22
Número: 10
Páginas: 2238 - 2242
Acceso abierto: Vía verde
Fuente Nº Citas Fecha Actualización
scopus216-10-2021
wos316-10-2021
Dimensions
PlumX
Altmetric

Año (SCIE): 2014

Factor de Impacto (SCIE): 1.356

CategoríaEdiciónPosiciónCuartilTercilDecil
COMPUTER SCIENCE, HARDWARE & ARCHITECTURESCIE16/50Q2T1D4
ENGINEERING, ELECTRICAL & ELECTRONICSCIE111/249Q2T2D5

SJR año:

2014

Factor de Impacto:

0.552

CategoríaPosiciónCuartilTercilDecil
Hardware and Architecture36/126Q2T1D3
Electrical and Electronic Engineering189/629Q2T1D4
Software131/328Q2T2D4
No existen datos para la revista de esta publicación.

¿En qué bases de datos está indexada la revista?
Ver información en MIAR

No existen datos para la publicación.
Agencia Código de Proyecto
Ministerio de Economia y Competitividad del Gobierno de Espana through ERDFTEC2010-18937
Nota: los datos sobre financiación provienen de la WOS
# Autor Afiliación
1Núñez, Juan Universidad de Sevilla (Spain)
2Avedillo, María J.Universidad de Sevilla (Spain)
3Quintana, José M.Universidad de Sevilla (Spain)