Single phase clock scheme for mobile logic gates

Pettenghi, H. ; Avedillo, M. J.; Quintana, J. M.

Tipo: Artículo
Año de Publicación: 2006
Volumen: 42
Número: 24
Páginas: 1382 - 1383
Fuente Nº Citas Fecha Actualización
scopus1009-10-2021
wos816-10-2021
Dimensions
PlumX
Altmetric

Año (SCIE): 2006

Factor de Impacto (SCIE): 1.063

CategoríaEdiciónPosiciónCuartilTercilDecil
ENGINEERING, ELECTRICAL & ELECTRONICSCIE69/206Q2T2D4

SJR año:

2006

Factor de Impacto:

0.830

CategoríaPosiciónCuartilTercilDecil
Electrical and Electronic Engineering102/527Q1T1D2
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# Autor Afiliación
1Pettenghi, H. CSIC - Instituto de Microelectronica de Sevilla (IMS-CNM) (Spain)
2Avedillo, M. J.CSIC - Instituto de Microelectronica de Sevilla (IMS-CNM) (Spain)
3Quintana, J. M.CSIC - Instituto de Microelectronica de Sevilla (IMS-CNM) (Spain)