Gate-level design methodology for side-channel resistant logic styles using TFETs

Delgado-Lozano, Ignacio M. ; Tena-Sánchez, Erica; Núñez, Juan; Acosta, Antonio J.

Tipo: Artículo
Año de Publicación: 2022
Volumen: 14
Número: 2
Páginas: 99 - 102
Acceso abierto: Vía verde
Fuente Nº Citas Fecha Actualización
scopus025-03-2023
wos025-03-2023
Dimensions
PlumX
Altmetric

Año: 2021

Journal Impact Factor (JIF): 1,524

CategoríaEdiciónPosiciónCuartilTercilDecil
COMPUTER SCIENCE, SOFTWARE ENGINEERINGSCIE82/110Q3T3D8
COMPUTER SCIENCE, HARDWARE & ARCHITECTURESCIE43/54Q4T3D8

Año:

2021

CiteScore:

3,700

CategoríaPosiciónCuartilTercilDecil
Computer Science (all)66/231Q2T1D3
Control and Systems Engineering108/270Q2T2D4

SJR año:

2021

Factor de Impacto:

0,449

CategoríaPosiciónCuartilTercilDecil
Computer Science (miscellaneous)117/302Q2T2D4
Control and Systems Engineering116/259Q2T2D5
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Agencia Código de Proyecto
Consejeria de Economia, Conocimiento, Empresas y Universidad de la Junta de AndaluciaUS-1380876; US-1380823; 952622
European Union952622; 804476
HPY Research Foundation-
Programa Operativo FEDER-
Spanish Government through FEDERTEC2017-87052-P; PID2020-116664RB-I00
Nota: los datos sobre financiación provienen de la WOS
# Autor Afiliación
1Delgado-Lozano, Ignacio M. Tampereen Yliopisto (Finland)
2Tena-Sánchez, EricaUniversidad de Sevilla (Spain)
3Núñez, JuanUniversidad de Sevilla (Spain)
4Acosta, Antonio J.Universidad de Sevilla (Spain)