Gate-level design methodology for side-channel resistant logic styles using TFETs

Delgado-Lozano, Ignacio M.; Tena-Sánchez, Erica; Núñez, Juan; Acosta, Antonio J.

Tipo: Artículo
Año de Publicación: 2021
Acceso abierto: Vía verde
Fuente Nº Citas Fecha Actualización
scopus014-05-2022
Dimensions
PlumX
Altmetric

Año: 2020

Journal Impact Factor (JIF): 2.169

CategoríaEdiciónPosiciónCuartilTercilDecil
COMPUTER SCIENCE, SOFTWARE ENGINEERINGSCIE45/108Q2T2D5
COMPUTER SCIENCE, HARDWARE & ARCHITECTURESCIE28/53Q3T2D6

Año: 2020

Journal Citation Indicator (JCI): 0,600

CategoríaPosiciónCuartilTercilDecilPercentil
COMPUTER SCIENCE, HARDWARE & ARCHITECTURE31/58Q3T2D647,41
COMPUTER SCIENCE, SOFTWARE ENGINEERING68/128Q3T2D647,27

Año:

2020

CiteScore:

4.000

CategoríaPosiciónCuartilTercilDecil
Computer Science (all)53/226Q1T1D3
Control and Systems Engineering83/260Q2T1D4

SJR año:

2021

Factor de Impacto:

0.449

CategoríaPosiciónCuartilTercilDecil
Computer Science (miscellaneous)117/302Q2T2D4
Control and Systems Engineering116/259Q2T2D5
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# Autor Afiliación
1Delgado-Lozano, Ignacio M.Tampereen Yliopisto (Finland)
2Tena-Sánchez, EricaUniversidad de Sevilla (Spain)
3Núñez, JuanUniversidad de Sevilla (Spain)
4Acosta, Antonio J.Universidad de Sevilla (Spain)