Design and characterisation of a CMOS VLSI self-timed multiplier architecture based on a bit-level pipelined-array structure

Acosta, AJ ; Jimenez, R; Barriga, A; Bellido, MJ; Valencia, M; Huertas, JL

Tipo: Artículo
Año de Publicación: 1998
Volumen: 145
Número: 4
Páginas: 247 - 253
Fuente Nº Citas Fecha Actualización
scopus727-11-2021
wos727-11-2021
Dimensions
PlumX
Altmetric

Año (SCIE): 1998

Factor de Impacto (SCIE): 0.267

CategoríaEdiciónPosiciónCuartilTercilDecil
ENGINEERING, ELECTRICAL & ELECTRONICSCIE134/208Q3T2D7
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# Autor Afiliación
1Acosta, AJ Centro Informático Cientifico de Andalucia (Spain)
2Jimenez, RSin datos ()
3Barriga, ASin datos ()
4Bellido, MJSin datos ()
5Valencia, MSin datos ()
6Huertas, JLSin datos ()