Logical modelling of delay degradation effect in static CMOS gates

Bellido-Diaz, MJ ; Juan-Chico, J; Acosta, AJ; Valencia, M; Huertas, JL

Tipo: Artículo
Año de Publicación: 2000
Volumen: 147
Número: 2
Páginas: 107 - 117
Fuente Nº Citas Fecha Actualización
scopus4604-12-2021
wos4004-12-2021
Dimensions
PlumX
Altmetric

Año (SCIE): 2000

Factor de Impacto (SCIE): 0.328

CategoríaEdiciónPosiciónCuartilTercilDecil
ENGINEERING, ELECTRICAL & ELECTRONICSCIE137/204Q3T3D7
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# Autor Afiliación
1Bellido-Diaz, MJ Centra Nadonal de Microelectrônica (Spain)
2Juan-Chico, JUniversidad de Sevilla (Spain)
3Acosta, AJUniversidad de Sevilla (Spain)
4Valencia, MSin datos ()
5Huertas, JLSin datos ()