Inertial and Degradation Delay Model for CMOS logic gates

Juan-Chico, J ; de Clavijo, PR; Bellido, MJ; Acosta, AJ; Valencia, M

Fuente Nº Citas Fecha Actualización
scopus1006-08-2022
wos306-08-2022

Año:

2011

CiteScore:

1.700

CategoríaPosiciónCuartilTercilDecil
Electrical and Electronic Engineering245/589Q2T2D5
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