Automatic logic synthesis for parallel alternating latches clocking schemes

Guerrero, D.; Bellido, M.; Juan, J.; Milien, A.; Ruiz, P.; Ostua, E.; Viejo, J.

Tipo: Ponencia
Año de Publicación: 2007
Volumen: 6590
Número de artículo: 659006
Fuente Nº Citas Fecha Actualización
scopus022-01-2022
wos022-01-2022
Dimensions
PlumX
Altmetric

Año:

2011

CiteScore:

0.800

CategoríaPosiciónCuartilTercilDecil
Electrical and Electronic Engineering360/589Q3T2D7
Applied Mathematics278/381Q3T3D8
Condensed Matter Physics273/383Q3T3D8
Electronic, Optical and Magnetic Materials134/183Q3T3D8
Computer Science Applications342/453Q4T3D8
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Agencia Código de Proyecto
Andalusian Regional Government's CICE DHPMNDSEXC-TIC-1023; EXC-TIC-635
Spanish Government's MEC METATEC-2004-00840-MIC
Nota: los datos sobre financiación provienen de la WOS
# Autor Afiliación
1Guerrero, D.Universidad de Sevilla (Spain)
2Bellido, M.Universidad de Sevilla (Spain)
3Juan, J.Universidad de Sevilla (Spain)
4Milien, A.Universidad de Sevilla (Spain)
5Ruiz, P.Universidad de Sevilla (Spain)
6Ostua, E.Universidad de Sevilla (Spain)
7Viejo, J.Universidad de Sevilla (Spain)