Nano-Arquitecturas para Computación Lógica Usando Dispositivos Emergentes

Referencia: TEC2013-40670-P

Tipo: Proyecto de investigación
Programa financiador: Plan Estatal 2013-2016 Excelencia - Proyectos I+D
Entidad financiadora: Ministerio de Economía y Competitividad
Ámbito: Nacional
Convocatoria competitiva:
Fecha de inicio: 01/01/2014
Fecha de fin: 30/06/2018
Miembros del Proyecto de investigación
Publicaciones del Proyecto de investigación
Tipo Año Título Fuente
Artículo 2018 Impact of the RT-level architecture on the power performance of tunnel transistor circuits INTERNATIONAL JOURNAL OF CIRCUIT THEORY AND APPLICATIONS
Artículo 2017 Comparison of TFETs and CMOS Using Optimal Design Points for Power-Speed Tradeoffs IEEE TRANSACTIONS ON NANOTECHNOLOGY
Artículo 2017 Insights Into the Operation of Hyper-FET-Based Circuits IEEE TRANSACTIONS ON ELECTRON DEVICES
Artículo 2017 Reducing the Impact of Reverse Currents in Tunnel FET Rectifiers for Energy Harvesting Applications IEEE JOURNAL OF THE ELECTRON DEVICES SOCIETY
Artículo 2016 Comparative Analysis of Projected Tunnel and CMOS Transistors for Different Logic Application Areas IEEE TRANSACTIONS ON ELECTRON DEVICES
Artículo 2015 Improving speed of tunnel FETs logic circuits ELECTRONICS LETTERS
Nota: la fuente de financiación de las publicaciones se ha obtenido de WOS